공지사항

2026년 STOB리그 문제 등 관련 문의 및 답변 내용을 공유드립니다.

ㅇ 반도체 3번 문제

  - (질문1) 각 대학에서 보유한 공정 parameter를 사용하라고 문제에 명시된 경우, 연구실에서 제공되는 pdk 사용 가능 여부

  - (답변1) 이용 가능한 simulation model로 진행하면 되기에 각 실험실에서 사용 가능한 PDK를 사용하면 됩니다.

  - (질문2) 문제에는 ALDO 구조로 예시가 나와있는데, 구조가 Analog LDO로 제한된 것인지, 구조 제약 없이 Digital LDO 또는 Hybrid LDO로 접근해도 되는 것인지 문의,

     또한 설계 진행 시 pre-simulation만 진행해도 되는 것인지, Layout 및 post-simulation 기준으로 진행해야 하는지 문의

  - (답변2) LDO Type → 구조에 제약없이 어떠한 LDO type도 가능합니다. simulation netlist → Layout+post-sim 해도 되나,

     Layout은 안하고 대신 Schematic에 기생(parasitic) RC를 modeling으로 추가한 netlist로 진행하면 됩니다.

     LDO 특성 & performance 항목을 다양한 여러 관점에서 정의하여 simple LDO vs 기존 LDO(논문 등) vs 제안한 LDO를 구성하여 특성 비교하면 됩니다.

  - (질문3) 문제에 따르면 simple LDO vs 기존 연구된 LDO vs 신규 LDO를 구성하라고 하였는데

     이 부분에서 기준조건인 C_load=0.1uF, VDD=1.2V, V_ref=10.V를 세가지 회로 모두 적용을 해야 하는지 여부

  - (답변3) simple LDO vs 기존 연구된 LDO vs 신규 LDO 특성을 비교하는 것이므로, 세가지 모두 동일 또는 유사(ex. C_load, I_load 등) 조건에서 비교하면 됩니다.

  - (질문4) 0.1uF정도의 크기라면 외부 캐패시터를 사용하는 off chip LDO로 알고 있는 참고 문헌을 보면 전부 on chip LDO가 제시되어 있어 문의

  - (답변4) on Chip LDO에 관한 과제입니다.

  - (질문5) 제시한 아이디어가 특별히 장점이 있는 special 한 조건을 추가하여도 된다고 한다면 C_load를 줄이는 조건을 추가해도 되는 것인지 문의

  - (답변5) 맞습니다. 2-a. 우선은 동일한 조건에서 비교하고, 2-b. 추가로 아이디어가 특별한 조건(or 특별한 특성)에서 장점이 있다면,

     비교&장점을 부각해주면 됩니다.(특별한 조건은 어떤 것도 좋습니다.)

  - (질문6) 사진에 나와있는 I_load=10uA~10mA, Rise/Fall time = 10ns도 기준 조건 중 하나인 것인지 문의

  - (답변6) 맞습니다. 2-a의 동일조건 비교에서 사용하면 됩니다.

 - (질문7) 문제에 제시된 조건에는 VIN = 1.2V, VREF = 1V, CL = 100nF으로 정의되어 있습니다

그러나 사용하는 PDK에 따라 VDD값이 달라지고, 최신 LDO논문은 주로 capless LDO를 주력으로 연구가 진행되기에 100nF의 load capacitor가 있는 상태에서는

FoM으로 유의미한 성능 개선을 기대하기 어렵습니다. 이러한 조건을 임의로 변경하여도 되는 것인지 문의드립니다.

 - (질문8) 질문3의 답변으로 세가지 모두 동일 또는 유사 조건에서 비교하면 된다고 나와있는데, 혹시 문제에서 주어진 C_load=0.1uF, VDD=1.2V, V_ref=1.0V인 조건을

반드시 지켜야하는지 여쭤보고 싶습니다. 비교하는 세개의 LDO들이 주어진 기준 조건이 아닌 비슷한 조건에서 비교가 되면 되는건지,
아니면 문제에서 주어진 기준 조건 내에서 유사 혹은 동일하게 세개의 LDO를 비교해야하는지가 궁금합니다

 - (공통 답변7, 8) 문제에서 제시된 C_load=0.1uF, VDD=1.2V, V_ref=1.0V 조건은 반드시 준수해야 하는 고정 조건은 아니며,

사용하는 PDK 및 LDO 출력의 Load 조건, 제안하는 회로의 특성 등을 고려하여 제시된 기준 조건 또는 비슷하거나 적절한 조건으로 설정하여 진행하시면 됩니다

또한 제안한 회로가 Capless, Low Power, 빠른 응답 등 임의의 특정 조건에서 장점을 가지고 있을 경우, 해당 조건에서 추가적으로 특성을 비교하여

제안 회로의 장점이 충분히 드러날 수 있도록 결과를 제시하셔도 됩니다.

정리하면, 문제에서 제시한 조건 자체를 반드시 준수해야 하는 것은 아니며, PDK 및 회로 특성 등을 고려하여 적절한 조건을 설정하되,

비교 대상 LDO 간의 특성을 비교할 수 있도록 조건을 설정하여 진행해 주시면 됩니다

ㅇ 반도체 6번 문제

  - (질문1) 신규 메모리 구조 제안 시, 부연자료에 제시된 HBM-PIM 및 LPDDR-PIM과 같이 DRAM 계열의 메모리 구조를 기반으로 해야 하는지,

또는 RRAM·MRAM 등 비휘발성 메모리 소자를 기반으로 제안하는 것도 가능한지 궁금합니다. 

  - (답변1) 일단 Storage 기반의 Solution (ex-Computational Storage)은 연구대상에서 제외하고자 합니다.

DRAM + NAND의 특성이 혼합된 차세대 메모리 (RRAM/MRAM)로 볼 수 있는 메모리에 대해서도 비휘발성 특성에 기반한 PIM 연구도 제외됩니다.

문제를 통해서 해결해 보고자 하는 방향은 신규 메모리 enabling 보다는, 기존 메모리의 본연의 장점을 유지하면서 Near Memory Processing의

새로운 기회를 탐색해보는 것입니다

- (질문2) 회로 설계 시 참고할 수 있는 특정 PDK가 별도로 제공되는지 확인 부탁드립니다.

- (답변2) PDK는 별도로 지정하거나 제공되지 않습니다.  제시하는 새로운 연구성과가 Technology dependent하지 않는 Solution이 바람직할 것 같습니다.

- (질문3) 성능 및 효율 비교를 위한 baseline이 별도로 지정되어 있는지, 아니면 참가팀에서 자체적으로 선정하면 되는지 궁금합니다.

별도로 지정된 baseline이 없는 경우, 관련 논문 등에서 확인할 수 있는 공개 수치를 baseline으로 설정하여 비교하는 것도 가능한지 함께 확인 부탁드립니다.

- (답변3) 기본적으로 1차적인 baseline은 Conventional memory only solution의 수치가 되면 좋을 것 같습니다.

만약 기존에 알려진 PIM 아키텍처에서 부터 연구가 시작된다면, 알려진 공개 수치 이용도 가능해 보입니다.

다만, 모든 연구결과에는 최종적으로 PIM이 없는 Conventional Memory only solution과의 PPA 분석 + Cost 분석이 함께 있다면

공정한 비교와 평가에 용이할 것으로 판단됩니다.

ㅇ 반도체 7번 문제

  - (질문1) Step 1 (Erase) 항목 내 개선안 작성 필요 여부

 - (답변1) 이해도를 측정하기 위한 문제 입니다. 개선안을 제시한다면 가산점을 부여할수도 있습니다.

ㅇ 반도체 8번 문제

  - (질문1) 문제에서 언급하신 ‘Wordline Disturbance’가 통상적인 Rowhammer 현상만을 의미하는 것인지, 

아니면 Rowhammer뿐만 아니라 RowPress 등 Wordline Disturbance와 관련된 보다 포괄적인 현상까지 포함하여 고려하는 것이 가능한지 궁금합니다.

  - (답변1) Row Hammer 국한 입니다. RowPress까지 하면 범위가 너무 광범위해서 범위를 제한하고자 합니다

 - (질문2)  Wordline Disturbance에 미치는 영향을 정량적으로 분석할 때, TCAD, SPICE 등의 시뮬레이션 툴을 이용하여 직접 도출한 데이터가 필수적인지 궁금합니다

또는 기존 논문 및 문헌에서 제시된 정량적 데이터를 바탕으로 한 수치 분석 및 비교도 정량적 분석으로 인정되는지 문의드립니다.

 - (답변2) 개선 결과의 타당성(현실성)이 입증 되어야합니다. 아마도 실물제작이 어렵다면 Simulation이나 이론적인 수치 해석이 필요할 것으로 생각됩니다

  - (질문3) 1T1C DRAM 구조를 기반으로 민감도를 분석하는 경우, 특정 공정 노드(예: 10 nm급 이하)나 셀 커패시턴스 등의 조건을 연구 목적에 맞게'임의로' 

가정하여 수치 분석을 진행하는 것이 가능한지 궁금합니다. 가능하다면 이러한 가정의 타당성을 문헌 등을 통해 근거로 제시하면 되는지도 함께 문의드립니다.

 - (답변3) 1T1C 10nm급이하로 내려가면 특성이 악화되므로 강건성을 어떻게 확보할 것인가이며 다양한 방법으로 어프로치 가능합니다. 

그리고 이에 대한 정량적인 근거 제시가 필요합니다.

 - (질문4) 실제 시뮬레이션 데이터나 구체적인 문헌 데이터가 아닌, 물리적 메커니즘을 기반으로 한 비례식·수식 분석을 통해 요인의 영향 및 민감도를

정량적으로 표현하는 방법도 인정되는지 궁금합니다

 - (답변4)  근거만 타당하다면 가능합니다

 - (질문5) Step 2에서 'Rowhammer'에 대한 개선 방안을 제시할 때, 'Rowhammer'에 대한 하나의 개선 아이디어만을 선정하여

집중적으로 분석하는 방식을 요구하시는 것인지,  아니면 'Rowhammer'에 대한 복수의 개선 아이디어를 제시하고 이를 복합적으로 적용하는 방식도 가능한지 문의드립니다

또한 여러 아이디어를 제시하는 경우, 각각의 아이디어를 개별적으로 평가하는 것인지, 아니면 전체적인 해결 방안으로서 종합적으로 평가하는지도 궁금합니다

 - (답변5) 둘다 가능합니다. 현재까지 Row Hammer Free Solution은 없는 상태라 어떤 방식으로 Approach하셔도 가능합니다. 

 여러 아이디어를 제시할 경우 이를 모두 종합적으로 평가합니다. 실제 효과성/현실성이 중요하다고 보시면 됩니다.

 - (질문6) 문제 부연내용에서 새로운 Refresh 기법이 언급되어 있는데, Refresh는 일반적으로 아키텍처 또는 시스템 측면의 접근으로 이해하고 있습니다.

소자·공정 분야에 해당하는 본 문제에서 Refresh 기법이 포함된 배경이나 주최 측에서 기대하시는 접근 방향이 있는지 궁금합니다.

또한 소자·공정적 개선과 Refresh와 같은 시스템·아키텍처적 개선을 함께 제안하는 것도 가능한지 문의드립니다.

 - (답변7) Row Hammer의 설계 Solution도 큰 방법중에 하나이나 본 과제에서는 소자/공정 측면에서의 개선 방향에 대한 것입니다. 

설계 Solution도 기본적으로 어느 정도 특성치가 받쳐 줘야만 현실성이 생깁니다. 또한 설계 Solution도 가능하지만 본평가에서는 배제하고자 합니다.

- (질문8) 문제의 부연 설명에서 언급된 ‘새로운 공격 패턴’과 ‘2가지 이상 개선 아이디어’가 구체적으로 어떤 의미인지 확인하고 싶습니다.

예를 들어 공격 패턴 A, B, C를 제시한다면, 각 공격 패턴마다 최대 1개의 개선 아이디어만을 제시해야 하는 것인지

또는 특정 공격 패턴에 여러 개의 개선 아이디어를 제시하는 것도 가능한지 궁금합니다

또한 개선 아이디어의 개수가 많아질 경우 가점이 부여되는 기준이 있다면,가능한 범위 내에서 구체적으로 안내해 주시면 감사하겠습니다.

- (답변8) 현재까지 공격 패턴은 다양합니다. 앞으로 AI시대에는 진일보 되리라 생각되며 근본적인 특성치 개선 과제이므로

우선적으로는 특정행을 얼마까지 흔들어도 견딜 수 있느냐에 대해 olution이 우선입니다. 그런 다음 추가로 다양한 패턴 공격에도  강건성을 확보했다면 가점이 됩니다

ㅇ 반도체 9번 문제

  - (질문1) Step1에서 다음 두가지 관점은 어떤 것을 의미하는지 문의

  - (답변1) 문제에 두가지 관점이 작성되지 않았습니다. 패키지 두께 관점과 열방출 관점으로 검토하시면 됩니다.

 - (질문2) 각 Step별 모델링, 메커니즘, 정량화 및 분석 기준

각 Step에서 기본개념 분석과 개선안 제시가 함께 요구되고 있습니다. 이때 모델링 및 정량화의 기준이 무엇인지 확인 부탁드립니다.

 - (답변2) 문제의 의도는 기존 300단급 3D NAND(Baseline)의 문제점 및 물리 현상을 먼저 수식/논리로 모델링·정량화한 뒤,

이를 해결하기 위한 개선안(새로운 구조/물질 등)을 별도로 제안하는 방식인지입니다.

ㅇ 반도체 10번 문제

 - (질문1) 10번 문제에서 Step 1부분이 기존기술에 대한 내용을 다루는 것인지, 새로운 기술을 제안하는 것인지에 대하여 확인을 요청드립니다.

 - (답변1) 기존 제시되어 있는 3D DRAM 구조 기반에서 기술 장벽을 정의하고 개선 방안들을 제시하되,, 방안중의 하나로 새로운 구조안이 있으면

제시하는 방식으로 정리하는게 좋겠습니다.  

ㅇ 반도체 11번 문제

  - (질문1) step2에서 요구하는 새로운 소자 구조를 제안할 때에도 공정 기법을 고려하고 신재료를 반영하여 소자 구조를 제안하는 것인지

     아니면 공정 기법과 재료를 고려하지 않은 창의적인 소자 구조만을 제안하는 것인지 문의

  - (답변1) 창의적인 소자 구조 제안이 핵심이고, 그 구조가 물리적으로 작동할 수 있는 이유에 대해 논문 및 문헌 기반의 이론적 근거를 갖추어 논증하라는 취지입니다.

     즉, 제안의 논리적 타당성을 갖추기 위해 신공정/신재료 등을 적용한다면 해당 항목을 선택한 이유에 대한 이론적 근거 등의 제시가 필요하다는 의미입니다.

  - (질문2) 시뮬레이션 프로그램의 경우 대학생이 사용 가능한 무료 프로그램부터 접하기 어려운 프로그램(TCAD 등)이 있는데 어떻게 접근하면 좋을지 문의

  - (답변2) 시뮬레이션 툴에 대한 접근성은 대학/연구실 환경에 따라 다를 수 있으므로 툴 사용 여부 자체가 평가 항목이나 채점 요소가 되지는 않습니다.

     시뮬레이션 툴은 본인 팀의 아이디어를 보완하고 설득력을 높이는 보조적 도구이며, 툴 사용의 단순 결과 나열이 아닌 왜 이러한 데이터가 나왔는지에 대한

     소자물리적 해석과 서술이 중요합니다. 즉, 팀의 창의적인 제안에 대해 논리적 추론 과정을 체계적으로 전개하는 것이 중요합니다.

ㅇ 반도체 12번 문제

  - (질문1)  대회에서 별도로 제공되거나 사용하도록 지정된 PDK 및 Design Rule이 있나요?

  - (질문2) 지정된 조건이 없다면 참가팀이 공개 PDK 또는 임의의 공정 모델을 선택하여 진행해도 되나요?

  - (질문3) 권장 또는 지정된 SPICE 시뮬레이션 및 Layout 도구가 있나요?

 - (공통 답변1,2,3) 대회에서 별도로 제공하는 PDK, SPICE 모델, Layout 툴은 없으며. 각 학교/연구실에서 현재 사용하고 있는 PDK, SPICE 모델, Layout 을 이용하시면 됩니다.

각 학교/연구실에서 사용하고 있는 설계 툴을 이용하여, 제안 아이디어를 검증하는 것이 문제의 목표이기 때문입니다.

  - (질문4) 공정 노드, 공급전압, Inverter의 NMOS·PMOS 크기, RO Stage 수 등 별도의 권장 조건이 있나요?

  - (답변4) 별도의 제약조건은 없습니다. 하지만 가지고 계신 PDK 에 적합한 전압 사용이 필요하겠고, Inverter의 P/N Ratio 는 최대 스피드를 갖도록 설계하는 것이 일반적입니다

RO Stage 갯수는, RO 가 필수적으로 가져야 하는 이론 조건이 있는데, 그것을 Study 하시고, 적용하시면 됩니다. 

그리고, 문제에서는 수백 MHz 대역폭을 갖는 Oscilloscope 를 사용하여 측정해야 할 필요가 있으므로, 그 주파수가 출력될 수 있도록 stage 수를 설계하는 것이 필요합니다.

즉. 가지고 계신 PDK 에 따라 RO Stage 개수도 설계해야 하는 문제 입니다.

  - (질문5) 만약 참가팀이 조건을 선택할 수 있다면, 사용한 공정 모델과 설계 조건 및 가정을 결과보고서에 명시하는 방식으로 진행하면 되는지도 확인 부탁드립니다.

  - (답변5)  사용하신 공정 모델과 설계 조건과 자정을 명시해야 하는 문제 입니다. 결과보고서에 보여주실 (A),(B),(C)의  절대값이 아니라,

  상대적인 값으로 제안하신 아이디어를 채점할 수 있습니다.

- (질문6) 문제에서 제시한 ‘순수 게이트 지연 시간’​은 다음 중 어느 기준으로 정의하는 것이 적절한지 문의드립니다.

• 인버터 자체의 내부 기생성분만 고려한 지연: 0.69Rdr·Cint
• 배선 성분(Rw, Cw)은 제외하되 FO=3 부하는 포함한 지연: 0.69Rdr·(Cint + Cfan)

- (질문7) 배선 지연 시간 = 전체 지연 시간 − 순수 게이트 지연 시간으로 정의하여 게이트 지연과 배선 지연을 분리하는 것이 문제의 의도에 부합하는지 문의드립니다.

- (공통 답변 6,7) Interconnection 이 없는 경우를 intrinsic gate delay 로 지칭 하였습니다.

(또한, Intrinsic Gate Delay 는 Transistor Gox Capasitance 에 의한 term과 그 외 trasistor parasitic capacitance 에 의한 term 으로 구성되어 있습니다)

     그러므로, 우리는 HSPICE Simulation 을 통하여, 문제의 2개 성분을 구분할 수 있습니다만, 실제 측정을 통해서 이를 구분할 수 있는 방법을 구하는 것이 본 대회의 문제 입니다.

- (질문 8) 현재 랩실에서 PDK 및 관련 tool을 제공받기 어려울 경우, 공개PDK인 SKY130의 SPICE 모델을 이용해서 LTspice로 회로 시뮬 돌리고,

Magic 등의 EDA tool로 Layout+PEX를 수행하려고 하는데 공개 PDK 사용 및 참가팀이 선정한 tool 사용이 허용이 되는지 문의드립니다.

- (답변 8) 공개된 Tool 을 사용하여도 '전혀' 문제되지 않습니다. 절대값을 가지고 평가하는 문제가 아니라, 상대적인 값을 가지고 평가하는 개념의 문제이기 때문에,

사용하는 Tool의 종류는 상관없습니다.

 

ㅇ 바이오 2번 문제

  - (질문1) Step1의 '단계'라는 것이 문제 설명의 변경된 세가지 항목 중 하나를 골라야 하는 것인지 또는 GMP 프로세스 중 단계를 골라야 하는 것인지 문의

  - (답변1) 변경된 세가지 항목에 의해 어떤 GMP 생산 단계에서 문제가 발생했을 가능성이 높은지를 제시하면 됩니다.

     변경된 세가지 항목(1. 배지의 공급업체 변경, 2. Seed train 변경, 3. 배양기간 증가) 중 하나 또는 여러 개의 변경과 연관하여 설명하면 됩니다.

 - (질문2)  배지 공급업체 변경, seed train 변경, 배양기간 변경을 모두 독립변수로 설정하여 DOE를 설계해야 하는지

 - (답변2) 세 가지 변경사항을 각각 독립적인 원인 후보로 검토하는 것에서 출발하되, 최종적으로는 각 요인이 서로 영향을 주거나

복합적으로 작용했을 가능성까지 고려하는 것을 권장합니다. 

 - (질문3) Step 1~2의 데이터 분석 결과를 바탕으로 원인 가능성이 높은 요인에 우선순위를 부여한 뒤, 한 가지 핵심 요인을 선정하여 DOE

또는 개선 실험을 제안하면 되는지

 - (답변3) Step 1에서는 각 변경요인에 대한 원인 가설과 요인 간 연관성을 설정하고, Step 2에서는 VCD, viability, glucose, lactate, pH 등 관련 데이터를 통해

각 가설의 가능성을 좁혀가는 방식이 적절합니다.

 - (질문4) 원인 가설과 데이터 분석 결과를 바탕으로 2~3개의 핵심 요인을 선정하고, 요인 간 상호작용까지 고려한 DOE를 설계하는 것이 적절한지

- (답변4) Step 3에서는 세 가지 변경사항을 반드시 모두 DOE 요인으로 포함해야 하는 것은 아닙니다. Step 1~2의 분석 결과를 바탕으로 수율 감소에

가장 중요하다고 판단되는 1~3개의 핵심 요인을 선정하여 DOE 또는 개선 실험을 설계하면 됩니다. 선정한 요인 간 상호작용이 중요하다고 판단되는 경우

이를 DOE에 반영하는 것이 좋은 접근입니다. 따라서 중요한 것은 특정 요인을 반드시 포함하는 것이 아니라, 왜 해당 요인을 선정했는지에 대한 근거와 논리입니다.

ㅇ 바이오 4번 문제

  - (질문1) 문제를 해결하는 과정에서 USP와 EP를 참조하도록 되어 있는데 두 자료 모두 가장 최신 버전을 기준으로 검토해야 하는지 문의

     USP <85>의 경우 현재 확인 가능한 공개 자료는 개정된 지 약 14년이 지난 버전으로 확인

  - (답변1) 최신 버전과 기존 버전들 사이의 수식 차이가 없어 기존 버전으로 진행하여도 문제풀이에 지장이 없습니다.

 

ㅇ 기타 공통 문의

 - (질문1) 운영 안내 자료에 워드 기준 글씨 크기를 12pt로 하라고 적혀있는데, 혹시 표 내부의 글씨 크기나 그림 설명, 또는 글씨까지 figure에 포함된 것들, 

참고자료를 본문에 주석처리할때는 규격보다 좀 작거나 커도 허용되는 것인지 궁금합니다.

또한 허용이 되지 않는다면 그림에 글씨가 포함된 것들 같은 경우에는 어떻게 정확히 12pt를 맞추어야할지도 문의드립니다.

 - (답변1) 글씨크기는 본문과 표안에 들어가는 글씨 포함 모두 12포인트로 통일해주시면 됩니다

다만 그림속 설명 글씨 같은 경우에만 예외적으로 가독성이 떨어지지 않게만 적절히 조절하시면 됩니다.

- (질문2) 결과보고서 본문 분량(20페이지) 산정 기준

- (답변2) 결과보고서 20페이지 이내 분량은 순수하게 본문기준 분량입니다. 표지와 목차는 제외하고 순수 본문으로 20페이지 이내 분량을 준수하여 주시기 바랍니다.

참고문헌의 경우에도 페이지에 포함되며, 미주, 각주 등 형식은 자유입니다.

- (질문3) 별첨자료 제출 가능 여부

- (답변3) 반도체 뿐만 아니라 모든 부문 역시 필요한 경우 증빙자료, 추가 분석자료 등 산출물과 관련된 추가자료를 별첨 형태로 제출할 수 있습니다.

다만, 별첨자료는 본문에서 제시한 내용에 대한 증빙 또는 보충자료의 성격으로 제출하시면 되며, 결과보고서의 핵심 내용이나 주요 분석 결과를 별첨으로 분리하여

실질적으로 본문 분량을 확대하는 방식의 작성은 지양해 주시기 바랍니다. 평가에 필요한 주요 내용은 가급적 결과보고서 본문 내에 포함하여 작성해 주시기 바랍니다.

- (질문4) Copy Killer Channel AI 작성률 심사 기준

- (답변4) 현재 Copy Killer Channel AI 작성률과 관련하여 제출을 제한하는 별도의 기준치(특정 % 이상 제출 제한 등)을 아직까진 없습니다만,

심사전 위원들이 협의하여 점수에 반영할 예정입니다.

- (질문5) 요약본 및 별첨자료 파일명

- (답변5) 제출자료의 원활한 확인 및 관리를 위해 아래와 같이 파일명을 작성해 주시기 바랍니다.

• 결과보고서: 결과보고서_문제번호_학교명_팀명
• 요약본: 요약본_문제번호_학교명_팀명
• Copy Killer 결과확인서: 결과확인서_문제번호_학교명_팀명
• 별첨자료: 별첨자료_문제번호_학교명_팀명

별첨자료가 여러 개인 경우에는 별첨1, 별첨2와 같이 순번을 표기해 주시면 됩니다.

- (질문6) 안내된 한글·워드 작성 규격이 결과보고서 요약본에만 적용되는 것인지, 결과보고서 본문에도 동일하게 적용되는 것인지 문의.

또한 결과보고서 본문도 개조식으로 작성해야 하는지 문의.

 - (답변6) 해당내용은 결과보고서 본문에도 적용되는 내용이며, 결과보고서 본문 또한 개조식으로 작성해주시기 바랍니다.

 - (질문7) 본문에서 강조할 부분이나, 직접 제시한 아이디어 등에 관하여 글씨 색상을 검은색이 아닌 빨간색 또는 파란색 등의 다른 색으로 지정가능한지

 - (답변7) 글씨 색은 볼드처리 되지않은 검은색만 가능합니다.

 - (질문8) 별도 첨부자료가 결과보고서 20페이지 분량 제한에 포함되는지도 궁금합니다. 

 - (답변8) 별첨자료 제출은 가능은 하지만 필수자료는 아니기 때문에 심사위원들이 실제 심사시 검토여부는 알수 없습니다.

가급적이면 모든내용은 본문에 담아주시길 부탁드리며, 별첨이 혹시 본문을 길게 설명하는 내용이라면 불필요합니다.